一些和高速PCB相關的疑難問題，是否解開你的疑惑？

    在進行PCB設計時，我們經常會遇到各種各樣的問題，如阻抗匹配、EMI規則等。本文為大家整理了一些和高速PCB相關的疑難問答，希望對大家有所幫助。

1、在高速PCB設計原理圖設計時，如何考慮阻抗匹配問題？

    在設計高速 PCB 電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有一律的關系，例如是走在表面層(microstrip)或內層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質等均會影響走線的特性阻抗值。

    也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數學算法的限制而無法考慮到一些阻抗不連續的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續的發生。


    將數/模地分開的原因是因為數字電路在高低電位切換時會在電源和地產生噪聲，噪聲的大小跟信號的速度及電流大小有關。

    如果地平面上不分割且由數字區域電路所產生的噪聲較大而模擬區域的電路又非常接近，則即使數模信號不交叉，模擬的信號依然會被地噪聲干擾。也就是說數模地不分割的方式只能在模擬電路區域距產生大噪聲的數字電路區域較遠時使用。
    一般EMI/EMC設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方面。前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz)。所以不能只注意高頻而忽略低頻的部分。

    一個好的EMI/EMC設計必須一開始布局時就要考慮到器件的位置，PCB疊層的安排，重要聯機的走法，器件的選擇等，如果這些沒有事前有較佳的安排，事后解決則會事倍功半，增加成本。

    例如時鐘產生器的位置盡量不要靠近對外的連接器，高速信號盡量走內層并注意特性阻抗匹配與參考層的連續以減少反射，器件所推的信號之斜率(slew rate)盡量小以減低高頻成分，選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲。

    另外，注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance 盡量小)以減少輻射。還可以用分割地層的方式以控制高頻噪聲的范圍。末尾，適當的選擇PCB 與外殼的接地點(chassis ground)。

    在做PCB板的時候，一般都要減小回路面積，以便減少干擾。布地線的時候，也不應布成閉合形式，而是布成樹枝狀較好，還有就是要盡可能增大地的面積。
    這種網絡信號方向比較復雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質量有利。而且作前仿真時，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。
    高速數字信號布線，關鍵是減小傳輸線對信號質量的影響。因此，100M 以上的高速信號布局時要求信號走線盡量短。數字電路中，高速信號是用信號上升延時間來界定的。

    而且，不同種類的信號（如 TTL,GTL,LVTTL），確保信號質量的方法不一樣。